Mulțumim pentru trimiterea solicitării! Un membru al echipei noastre vă va contacta în curând.
Mulțumim pentru trimiterea rezervării! Un membru al echipei noastre vă va contacta în curând.
Schița de curs
Fundamentele Arhitecturii RISC-V și Prezentarea Generală a Ecosistemului
Landscape-ul ISA RISC-V și Adoptarea în Industrie
- Filozofia ISA open-source și peisajul de standardizare RISC-V International
- Modelul Mental al RISC-V: Arhitectura Load-Store, Registrul de Fișiere, Ordinea Byte-urilor
- Comparație cu ARM, x86 și POWER: Compromisuri pentru arhitecturi de calcul eterogene
- Evaluarea maturității ecosistemului: SiFive, T-Head, Western Digital și comunitatea în creștere a siliciului open-source
- Interfețe standardizate: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Modele de Memorie și Conformitate ABI
- Specificația Arhitecturii Neprivilegiate: Harta CSR, gestionarea excepțiilor și ierarhiile de memorie
- Seturi de instrucțiuni RV32I / RV64I și conformitate ABI pentru portabilitatea binară cross-platform
- Convenții de ordonare a memoriei și instrucțiuni de barieră pentru sisteme multiprocesor
Programare în Limbaj de Asamblare RISC-V și Lanțul de Instrumente de Compilare
Programare la Nivel Scăzut de Instrucțiuni
- Instrucțiuni de bază întregi (I), Înmulțire/Împărțire (M), Extensii de operații atomice (A)
- Strategii de programare conștiente de biți pentru ținte RISC-V pe 32 de biți și 64 de biți
- Convenții de apel și gestionarea cadrelor de stivă pentru sisteme software embedded și în timp real
Competență în Lanțul de Instrumente de Compilare
- Lanțul de instrumente de compilare bazat pe LLVM: Clang, LLVM, Binutils pentru cross-compilare RISC-V
- Scripturi de legătură, secțiuni și configurația layout-ului de memorie pentru medii bare-metal și RTOS
- Intrinseci de compilator, niveluri de optimizare și reglarea codului bazată pe profilare
- Fluxuri de lucru de dezvoltare a lanțului de instrumente open-source: construire, testare și ambalare a lanțurilor de instrumente GCC/Clang personalizate
Dezvoltarea Sistemelor Embedded și a Sistemelor de Operare în Timp Real
Programare Bare-Metal și RTOS
- Programarea sistemelor în Rust pentru RISC-V: abstracții fără cost, gestionarea nesigură a memoriei și dezvoltare bare-metal
- Medii No-Std: linkere personalizate, dezvoltarea de drivere de dispozitive și I/O mapat în memorie
- Dezvoltarea Zephyr RTOS și Buildroot BSP pentru ținte RISC-V
- Interfațare periferică: programarea GPIO, I2C, SPI, UART și a controlerului DMA
Optimizare a Puterii și Performanței
- Gestionarea gate-ului de ceas, gestionarea domeniilor de putere și optimizarea modurilor de consum redus
- Analiza performanței ciclu-acurate cu profilatoare de simulare și contoare de performanță hardware
- Reglarea latenței de întrerupere în timp real pentru aplicații critice de siguranță
Dezvoltarea Kernelului Linux și a Bootloader-ului pentru RISC-V
Ecosistemul de Firmware și Bootloader
- OpenSBI (implementarea specificației SBI): dezvoltarea firmware-ului bootloader
- UEFI/EDK II pe RISC-V: dezvoltarea stivelor moderne de firmware de boot
- Portarea Coreboot și U-Boot pentru calculatoare cu o singură placă RISC-V
Integrarea Kernelului Linux
- Contribuții la kernelul principal RISC-V: suprapuneri de arbore de dispozitive, topologia CPU și dezvoltarea drivelor pentru controlere de întrerupere (AIA)
- Dezvoltarea BSP-ului furnizorului și configurarea kernelului pentru platforme SoC personalizate
- Suport pentru sisteme de fișiere, stivă de rețea și suport pentru containerizare (Docker, Kubernetes) pe sisteme gazdă RISC-V
Designul SoC RISC-V și Prototiparea FPGA
Arhitectura SoC Multicore și Integrarea
- Metodologii de design Network-on-Chip (NoC) pentru procesoare RISC-V multi-core
- Protocoale de coerență Axi4/CHI și comunicare inter-procesor
- Integrarea IP open-source: OpenCores, ChIPS Framework și componente RTL ale furnizorilor
- Designul matricei de magistrale și integrarea controlerelor de memorie (DDR, SRAM, eMMC, PCIe)
Prototiparea Procesoarelor bazate pe FPGA
- Sinteza FPGA și implementarea nucleului RISC-V (de exemplu, BOOM, VexRiscv, PULP)
- Aserțiuni SystemVerilog (SVA) și metodologie de verificare funcțională bazată pe UVM
- Instrumente de verificare formală și testare bazată pe proprietăți pentru validarea nucleului RISC-V
Extensii Vectoriale RISC-V și Accelerare Specifică Domeniului
Explorare Profundă a Extensiei RVV (RISC-V Vector)
- Încărcare/stocare vectorială, înmulțire-adunare vectorială (VFMA) și accelerarea calculului matricial
- Operații vectoriale de lungime variabilă (VL, VLEN) pentru execuție SIMD optimizată pentru sarcini de lucru
- Operații de mască vectorială, control de segment și flexibilitate a tipurilor de date pentru sarcini DSP și ML
Design de DSP Personalizat și Instrucțiuni Specifică Domeniului
- Proiectarea acceleratoarelor specifice domeniului prin extensii personalizate și interfețe de operanzi bazate pe CBAR
- Modificări ale frontend-ului compilatorului pentru generarea de instrucțiuni personalizate și emiterea de cod
- Strategii de partiționare hardware-software pentru integrarea acceleratoarelor în SoC-uri de producție
Accelerare AI și Învățare Automată pe Edge cu RISC-V
Design și Integrare NPU pentru Procesoare RISC-V
- Arhitectura Unității de Procesare Neurală: matrici sistolice, nuclee tensor și compresie a greutăților pentru accelerare AI on-chip
- Tehnici de cuantizare a modelelor (INT8, INT4, FP8) pentru implementarea pe edge pe RISC-V
- Compatibilitate framework: TensorFlow Lite Micro, ONNX Runtime și PyTorch Edge pe ținte RISC-V
Calcul eterogen pentru Sarcini AI
- Co-design al CPU-ului gazdă RISC-V cu NPU de accelerare AI pentru pipeline-uri de inferență în timp real
- Optimizarea subsistemului de memorie: gestionarea lățimii de bandă HBM/DDR pentru ponderi și activări ale modelelor ML
- Bugetarea termică și de putere pentru sisteme de inferență AI pe edge
Securitate Hardware și Computing Confidențial pe RISC-V
Protecție Fizică a Memoriei și Execuție de Încredere
- Mecanisme de securitate Physical Memory Protection (PMP) și Page Table walker
- Arhitecturi Secure Enclave/TEE pentru RISC-V: integrare OP-TEE, medii de execuție de încredere de clasă SEV
- Securitatea lanțului de boot: rădăcină de încredere, boot securizat și atestare de lansare măsurată
Accelerare Criptografică
- Extensii criptografice RISC-V (Zk, Zkr, K extensii): accelerare SHA, AES, RSA, RSA-PSS și ECC
- Integrare criptografie post-cuantică (PQC) pentru procesoare RISC-V de nouă generație
- Tehnici de atenuare a atacurilor pe canale laterale: programare constantă în timp, mascare și generatoare de numere aleatoare hardware
Design Avansat de Arhitectură Personalizată și Extensii ISA
Arhitectură Specifică Domeniului și Extensii de Instrucțiuni Personalizate
- Metodologie de design a extensiilor ISA: codificare, tabele de codificare, analiza impactului ABI și procesul de trimitere a specificațiilor RISC-V International
- Design de registru de fișiere personalizat cu CBAR (Custom Base Address Registers) pentru expedierea operanzilor
- Pipelining-ul instrucțiunilor, detectarea hazardelor și modificări ale pipeline-ului pentru extensii personalizate
Verificare și Finalizare a Modificărilor de Arhitectură Personalizată
- Designul bancurilor de test pentru extensii personalizate: generarea de stimul dirijat vs. aleatoriu
- Cadre de testare de regresie și verificare bazată pe acoperire pentru modificări arhitecturale
- Testarea de interoperabilitate: asigurarea funcționării instrucțiunilor personalizate în cadrul constrângerilor ABI stabilite
Aplicații RISC-V Critice de Siguranță și Automotive
Conformitate cu Standardele de Siguranță Funcțională și Automotive
- Conformitate ISO 26262 pentru procesoare RISC-V automotive
- Clasificare ASIL-Q și dezvoltarea manualelor de siguranță pentru IP-uri de siliciu RISC-V
- Gestionarea deterministă a întreruperilor, perechi de nuclee lockstep și protecția memoriei pentru sisteme RISC-V critice de siguranță
Aplicații Industriale în Timp Real și Edge Computing
- Conformitate IEC 61508 SIL și planificare deterministă pe platforme multicore RISC-V
- Dezvoltarea gateway-urilor IoT industriale cu RISC-V: conectivitate, analiză pe edge și sisteme de actualizare firmware OTA
Proiect Capstone: Dezvoltarea de Sistem RISC-V End-to-End
Proiect pe Tot Parcursul Ciclului de Viață
- Specificația arhitecturii: designul extensiilor ISA și configurația nucleului pentru un caz de utilizare definit
- Implementare RTL în SystemVerilog cu bancuri de test UVM și acoperire de verificare formală
- Prototipare FPGA, dezvoltare firmware de boot și integrare a stivelor de drivere bare-metal
- Personalizarea BSP-ului Linux și a lanțului de instrumente pentru nucleul RISC-V personalizat
- Implementarea sarcinilor de lucru AI: integrare NPU, cuantizare modele și benchmarking de performanță
- Validare securitate: aplicarea PMP, boot securizat și benchmarking de accelerare criptografică
- Documentația arhitecturală tehnică, analiza strategiei IP și prezentarea echipei cross-funcționale
21 Ore
Mărturii (2)
Explicațiile și interactivitatea instrucționarului au fost excelente; chiar dacă probabil nu aveam suficientă experiență, am învățat foarte mult din acest curs!
Pieter Bruynseels - Spot Buy Center BV
Curs - Design Patterns
Tradus de catre o masina
Mi-a plăcut platforma pe care am folosit-o. Era foarte frumosă și ușoară de utilizat. Mi-au plăcut secțiunea cu TypeScript, partea despre namespace-uri și module.
Robert - DB Global Technology
Curs - JavaScript - Advanced Programming
Tradus de catre o masina
