Mulțumim pentru trimiterea solicitării! Un membru al echipei noastre vă va contacta în curând.
Mulțumim pentru trimiterea rezervării! Un membru al echipei noastre vă va contacta în curând.
Schița de curs
Fundamentele Arhitecturii RISC-V și Prezentarea Generală a Ecosistemului
Landscape-ul ISA RISC-V și Adoptarea în Industrie
- Filosofia ISA open-source și peisajul de standardizare RISC-V International
- Modelul Mental al RISC-V: Arhitectura Load-Store, Registre, Ordinea Octeților
- Comparație cu ARM, x86 și POWER: Compromisuri pentru arhitecturi de calcul eterogene
- Evaluarea maturității ecosistemului: SiFive, T-Head, Western Digital și comunitatea în creștere a siliciului open-source
- Interfețe standardizate: ISA Privilegiat RISC-V, Stratul de Abstrahție Software pentru Mașină (MSBL)
Modele de Memorie și Conformitate ABI
- Specificația Arhitecturii Neprivilegiate: Harta CSR, gestionarea excepțiilor și ierarhiile de memorie
- Seturi de instrucțiuni RV32I / RV64I și conformitatea ABI pentru portabilitatea binară cross-platform
- Convenții de ordonare a memoriei și instrucțiuni de barieră pentru sisteme multiprocesor
Programarea în Asamblare RISC-V și Lanțul de Unelte de Compilare
Programarea la Nivel de Instrucțiuni Low-Level
- Instrucțiuni de bază întregi (I), Înmulțire/Împărțire (M), Extensii pentru Operații Atomice (A)
- Strategii de programare sensibile la biți pentru ținte RISC-V pe 32 și 64 de biți
- Convenții de apel și gestionarea cadrelor de stivă pentru sisteme software embedded și în timp real
Proficiență în Lanțul de Unelte de Compilare
- Lanțul de unelte de compilare bazat pe LLVM: Clang, LLVM, Binutils pentru cross-compilare RISC-V
- Scripturi de legătură, secțiuni și configurarea layout-ului de memorie pentru medii bare-metal și RTOS
- Intrinseci de compilator, niveluri de optimizare și ajustarea codului bazată pe profilare
- Fluxuri de lucru pentru dezvoltarea lanțurilor de unelte open-source: construire, testare și împachetare a lanțurilor personalizate GCC/Clang
Dezvoltarea Sistemelor Embedded și a Sistemelor de Operare în Timp Real
Programare Bare-Metal și RTOS
- Programarea sistemelor în Rust pentru RISC-V: abstracții fără cost, gestionarea memoriei nesigure și dezvoltare bare-metal
- Medii No-Std: linkere personalizate, dezvoltarea driverelor de dispozitive și I/O mapat în memorie
- Dezvoltarea RTOS Zephyr și BSP Buildroot pentru ținte RISC-V
- Interfațare periferică: programarea GPIO, I2C, SPI, UART și a controlerelor DMA
Optimizarea Consumului de Energie și Performanței
- Gestionarea porților de ceas, gestionarea domeniilor de putere și optimizarea modurilor de consum redus
- Analiza performanței la nivel de ciclu cu profilatoare de simulare și contoare de performanță hardware
- Optimizarea latenței întreruperilor în timp real pentru aplicații critice de siguranță
Dezvoltarea Kernelului Linux și a Bootloaderului pentru RISC-V
Ecosistemul de Boot Firmware și Bootloader
- OpenSBI (implementarea specificației SBI): dezvoltarea firmware-ului bootloader
- UEFI/EDK II pe RISC-V: dezvoltarea stivelor moderne de firmware
- Portarea Coreboot și U-Boot pentru calculatoare cu o singură placă RISC-V
Integrarea Kernelului Linux
- Contribuții la kernelul principal RISC-V: suprapuneri de arbore de dispozitive, topologie CPU și dezvoltarea driverelor pentru controlere de întreruperi (AIA)
- Dezvoltarea BSP-ului furnizorului și configurația kernelului pentru platforme SoC personalizate
- Suport pentru sisteme de fișiere, stivă de rețea și containerizare (Docker, Kubernetes) pe sisteme gazdă RISC-V
Designul SoC RISC-V și Prototiparea pe FPGA
Arhitectura Multicore SoC și Integrarea
- Metodologii de design Network-on-Chip (NoC) pentru procesoare multi-core RISC-V
- Protocoale de coerență Axi4/CHI și comunicare inter-procesor
- Integrarea IP open-source: OpenCores, ChIPS Framework și componente RTL ale furnizorilor
- Designul matricelor de magistrale și integrarea controlerelor de memorie (DDR, SRAM, eMMC, PCIe)
Prototiparea Procesoarelor pe FPGA
- Sinteză FPGA și implementare a nucleului RISC-V (de exemplu, BOOM, VexRiscv, PULP)
- Aserțiuni SystemVerilog (SVA) și metodologie de verificare funcțională bazată pe UVM
- Unelte de verificare formală și testare bazată pe proprietăți pentru validarea nucleului RISC-V
Extensii Vectoriale RISC-V și Accelerare Specifică Domeniului
Explorare Profundă a Extensiei RVV (RISC-V Vector)
- Încărcare/stocare vectorială, înmulțire-adaugare vectorială fuzionată (VFMA) și accelerarea calculului matricial
- Operații vectoriale de lungime variabilă (VL, VLEN) pentru execuție SIMD optimizată pentru sarcini de lucru
- Operații de mascare vectorială, control de segment și flexibilitate a tipurilor de date pentru sarcini DSP și ML
Design de Instrucțiuni DSP și Specific Domeniului
- Proiectarea acceleratoarelor specifice domeniului prin extensii personalizate și interfețe de operanzi bazate pe CBAR
- Modificări ale frontend-ului compilatorului pentru generarea de instrucțiuni personalizate și emisia de cod
- Strategii de partiționare hardware-software pentru integrarea acceleratoarelor în SoC-uri de producție
Accelerarea AI și Învățarea Automată la Marginea Rețelei pe RISC-V
Design și Integrare NPU pentru Procesoare RISC-V
- Arhitectura Unității de Procesare Neurală: matrice sistolice, nuclee tensor și compresie a greutăților pentru accelerarea AI pe cip
- Tehnici de cuantizare a modelelor (INT8, INT4, FP8) pentru implementarea la marginea rețelei pe RISC-V
- Compatibilitatea framework-urilor: TensorFlow Lite Micro, ONNX Runtime și PyTorch Edge pe ținte RISC-V
Calcul eterogen pentru Sarcini AI
- Co-design al CPU-ului gazdă RISC-V cu NPU de accelerare AI pentru conducte de inferență în timp real
- Optimizarea subsistemului de memorie: gestionarea lățimii de bandă HBM/DDR pentru ponderi și activări ale modelelor ML
- Bugetarea termică și a puterii pentru sisteme de inferență AI la marginea rețelei
Securitate Hardware și Computație Confidențială pe RISC-V
Protecția Fizică a Memoriei și Execuția de Încredere
- Mecanisme de securitate Physical Memory Protection (PMP) și Page Table walker
- Arhitecturi Secure Enclave/TEE pentru RISC-V: integrarea OP-TEE, medii de execuție de încredere de tip SEV
- Securitatea lanțului de boot: rădăcina de încredere, boot securizat și atestare de lansare măsurată
Accelerare Criptografică
- Extensii criptografice RISC-V (Zk, Zkr, K extensii): accelerare SHA, AES, RSA, RSA-PSS și ECC
- Integrarea criptografiei post-cuantice (PQC) pentru procesoarele RISC-V de nouă generație
- Tehnici de atenuare a atacurilor pe canale laterale: programare în timp constant, mascare și generatoare hardware de numere aleatoare
Design Avansat de Arhitectură Personalizată și Extensii ISA
Arhitectură Specifică Domeniului și Extensii de Instrucțiuni Personalizate
- Metodologie de design a extensiilor ISA: codificare, tabele de codificare, analiza impactului ABI și procesul de prezentare a specificațiilor RISC-V International
- Design de registre personalizate cu CBAR (Registre de Bază de Adresă Personalizate) pentru expedierea operanzilor
- Pipelining-ul instrucțiunilor, detectarea hazardurilor și modificări ale conductei pentru extensii personalizate
Verificare și Finalizare a Modificărilor de Arhitectură Personalizată
- Designul băncilor de testare pentru extensii personalizate: generarea de stimulii direcționați vs. aleatori constrânși
- Framework-uri de testare de regresie și verificare bazată pe acoperire pentru modificări arhitecturale
- Testarea de interoperabilitate: asigurarea funcționării instrucțiunilor personalizate în limitele constrângerilor ABI stabilite
Aplicații RISC-V Critice de Siguranță și Automotive
Conformitate cu Standardele de Siguranță Funcțională și Automotive
- Conformitatea ISO 26262 pentru procesoarele RISC-V automotive
- Clasificarea ASIL-Q și dezvoltarea manualelor de siguranță pentru IP-uri RISC-V
- Gestionarea deterministă a întreruperilor, perechi de nuclee lockstep și protecția memoriei pentru sisteme RISC-V critice de siguranță
Aplicații Industriale în Timp Real și Edge Computing
- Conformitatea IEC 61508 SIL și planificarea deterministă pe platforme multicore RISC-V
- Dezvoltarea gateway-urilor IoT industriale cu RISC-V: conectivitate, analiză la marginea rețelei și sisteme de actualizare firmware OTA
Proiect Capstone: Dezvoltarea de Sistem RISC-V de la Început până la Sfârșit
Proiect pe Ciclu Complet
- Specificarea arhitecturii: designul extensiilor ISA și configurația nucleului pentru un caz de utilizare definit
- Implementare RTL în SystemVerilog cu bănci de testare UVM și acoperire de verificare formală
- Prototipare FPGA, dezvoltare firmware de boot și integrare a stivelor de drivere bare-metal
- Personalizarea BSP-ului Linux și a lanțului de unelte pentru nucleul RISC-V personalizat
- Implementarea sarcinilor de lucru AI: integrarea NPU, cuantizarea modelelor și benchmarkingul performanței
- Validarea securității: aplicarea PMP, boot securizat și benchmarkingul accelerării criptografice
- Documentarea arhitecturii tehnice, analiza strategiei IP și prezentarea echipei cross-funcționale
Cerințe
Niciunul.
21 Ore
Mărturii (2)
Explicațiile și interactivitatea instrucționarului au fost excelente; chiar dacă probabil nu aveam suficientă experiență, am învățat foarte mult din acest curs!
Pieter Bruynseels - Spot Buy Center BV
Curs - Design Patterns
Tradus de catre o masina
Mi-a plăcut platforma pe care am folosit-o. Era foarte frumosă și ușoară de utilizat. Mi-au plăcut secțiunea cu TypeScript, partea despre namespace-uri și module.
Robert - DB Global Technology
Curs - JavaScript - Advanced Programming
Tradus de catre o masina
