Curs de pregatire RISC-V de la Software la Siliciu: Programare, Linux, FPGA și Aplicații AI

Fundamentele Arhitecturii RISC-V și Privire de Ansamblu asupra Ecosistemului

Peisajul ISA RISC-V și Adopția în Industrie

• Filosofia ISA open și peisajul de standardizare RISC-V International
• Model mental al RISC-V: Arhitectură Load-Store, Set de Registre, Ordinea Octeților
• Comparație cu ARM, x86 și POWER: Compromisuri pentru arhitecturi de calcul eterogene
• Evaluarea maturității ecosistemului: SiFive, T-Head, Western Digital și comunitatea în creștere a siliciului open-source
• Interfețe standardizate: ISA Privilegiat RISC-V, Machine Software Abstraction Layer (MSBL)

Modele de Memorie și Conformitate ABI

• Specificația Arhitecturii Neprivilegiate: harta CSR, gestionarea excepțiilor și ierarhiile de memorie
• Seturile de instrucțiuni RV32I / RV64I și conformitatea ABI pentru portabilitatea binară cross-platform
• Convenții de ordonare a memoriei și instrucțiuni barieră pentru sisteme multiprocesor

Programare în Limbaj de Asamblare RISC-V și Toolchain de Compilare

Programarea Instrucțiunilor de Nivel Scăzut

• Instrucțiuni întregi de bază (I), extensii Înmulțire/Împărțire (M), Operații Atomice (A)
• Strategii de programare conștiente de biți pentru ținte RISC-V pe 32 de biți și 64 de biți
• Convenții de apelare și gestionarea cadrelor de stivă pentru sisteme software embedded și în timp real

Competențe în Toolchain-ul de Compilare

• Toolchain de compilare bazat pe LLVM: Clang, LLVM, Binutils pentru compilare încrucișată RISC-V
• Scripturi de linker, secțiuni și configurarea layout-ului de memorie pentru medii bare-metal și RTOS
• Intrinseci de compilator, niveluri de optimizare și reglaj de cod bazat pe profiling
• Fluxuri de lucru pentru dezvoltarea toolchain-urilor open-source: construirea, testarea și împachetarea toolchain-urilor personalizate GCC/Clang

Dezvoltarea Sistemelor Embedded și Sisteme de Operare în Timp Real

Programare Bare-Metal și RTOS

• Programare de sisteme în Rust pentru RISC-V: abstracții cu cost zero, gestionarea nesigură a memoriei și dezvoltare bare-metal
• Medii No-Std: linkere personalizate, dezvoltare de drivere de dispozitiv și I/O mapat în memorie
• Dezvoltarea BSP pentru Zephyr RTOS și Buildroot pentru ținte RISC-V
• Interfațarea perifericelor: programare GPIO, I2C, SPI, UART și controler DMA

Optimizarea Puterii și Performanței

• Clock gating, gestionarea domeniilor de putere și optimizarea modurilor de consum redus
• Analiza performanței precisă pe ciclu cu profilere de simulare și contoare hardware de performanță
• Reglajul latenței întreruperilor în timp real pentru aplicații critice pentru siguranță

Dezvoltarea Kernel-ului Linux și a Bootloader-ului pentru RISC-V

Ecosistemul Firmware-ului de Boot și al Bootloader-ului

• OpenSBI (implementarea specificației SBI): dezvoltarea firmware-ului bootloader-ului
• UEFI/EDK II pe RISC-V: dezvoltarea stack-ului modern de firmware de boot
• Portarea Coreboot și U-Boot pentru calculatoare single-board RISC-V

Integrarea Kernel-ului Linux

• Contribuții la kernel-ul mainline RISC-V: device tree overlays, topologia CPU și dezvoltarea driverului pentru controlerul de întreruperi (AIA)
• Dezvoltarea BSP-urilor vendor și configurarea kernel-ului pentru platforme SoC personalizate
• Suport pentru sisteme de fișiere, stack de rețea și suport pentru containerizare (Docker, Kubernetes) pe sisteme gazdă RISC-V

Design SoC RISC-V și Prototipare FPGA

Arhitectura și Integrarea SoC Multicore

• Metodologii de design Network-on-Chip (NoC) pentru procesoare RISC-V multi-core
• Coerența cache Axi4/CHI și protocoale de comunicare între procesoare
• Integrarea IP-urilor open-source: OpenCores, ChIPS Framework și componente RTL vendor
• Designul matricei de magistrale și integrarea controlerelor de memorie (DDR, SRAM, eMMC, PCIe)

Prototiparea Procesoarelor Bazată pe FPGA

• Sinteza și implementarea FPGA a nucleului RISC-V (de exemplu, BOOM, VexRiscv, PULP)
• Aserțiuni SystemVerilog (SVA) și metodologie de verificare funcțională bazată pe UVM
• Instrumente de verificare formală și testare bazată pe proprietăți pentru validarea nucleului RISC-V

Extensiile Vectoriale RISC-V și Accelerarea Specifică Domeniului

Analiza Aprofundată a Extensiei RVV (RISC-V Vector)

• Load/store vectorial, înmulțire-adunare vectorială fuzionată (VFMA) și accelerarea calculului matricial
• Operații vectoriale cu lungime variabilă (VL, VLEN) pentru execuție SIMD optimizată pentru volumul de lucru
• Operații cu măști vectoriale, control de segment și flexibilitatea tipurilor de date pentru volume de lucru DSP și ML

Design DSP Personalizat și Instrucțiuni Specifice Domeniului

• Proiectarea acceleratoarelor specifice domeniului prin extensii personalizate și interfețe de operanzi bazate pe CBAR
• Modificări ale frontend-ului compilatorului pentru generarea de instrucțiuni personalizate și emiterea codului
• Strategii de partiționare hardware-software pentru integrarea acceleratoarelor în SoC-uri de producție

Accelerarea AI și Machine Learning la Edge pe RISC-V

Designul și Integrarea NPU pentru Procesoare RISC-V

• Arhitectura Unității de Procesare Neurală: rețele sistolice, tensor cores și compresia ponderilor pentru accelerarea AI on-chip
• Tehnici de cuantizare a modelelor (INT8, INT4, FP8) pentru implementarea la edge pe RISC-V
• Compatibilitate cu framework-uri: TensorFlow Lite Micro, ONNX Runtime și PyTorch Edge pe ținte RISC-V

Calcul Eterogen pentru Volume de Lucru AI

• Co-designul CPU-ului gazdă RISC-V cu NPU-ul accelerator AI pentru pipeline-uri de inferență în timp real
• Optimizarea subsistemului de memorie: gestionarea lățimii de bandă HBM/DDR pentru ponderile și activările modelelor ML
• Bugetarea termică și de putere pentru sistemele de inferență AI la edge

Securitate Hardware și Confidential Computing pe RISC-V

Protecția Memoriei Fizice și Execuția de Încredere

• Protecția Memoriei Fizice (PMP) și mecanismele de securitate ale Page Table walker
• Arhitecturi Secure Enclave/TEE pentru RISC-V: integrare OP-TEE, medii de execuție de încredere din clasa SEV
• Securitatea lanțului de boot: root of trust, secure boot și atestare measured launch

Accelerare Criptografică

• Extensiile criptografice RISC-V (Zk, Zkr, extensiile K): accelerare SHA, AES, RSA, RSA-PSS și ECC
• Integrarea criptografiei post-cuantice (PQC) pentru procesoarele RISC-V de generație următoare
• Tehnici de atenuare a atacurilor side-channel: programare în timp constant, mascare și generatoare hardware de numere aleatorii

Arhitectură Personalizată Avansată și Design de Extensii ISA

Arhitectură Specifică Domeniului și Extensii de Instrucțiuni Personalizate

• Metodologia de design a extensiilor ISA: codificare, tabele de codificare, analiza impactului ABI și procesul de trimitere a specificațiilor către RISC-V International
• Design personalizat de register file cu CBAR (Custom Base Address Registers) pentru distribuirea operanzilor
• Pipelining-ul instrucțiunilor, detecția hazardurilor și modificările pipeline-ului pentru extensii personalizate

Verificarea și Signoff-ul Modificărilor de Arhitectură Personalizate

• Designul testbench-ului pentru extensii personalizate: generare de stimuli dirijată vs. constrâns-aleatorie
• Framework-uri de testare de regresie și verificare bazată pe acoperire pentru modificări arhitecturale
• Testarea interoperabilității: asigurarea funcționării instrucțiunilor personalizate în cadrul constrângerilor ABI stabilite

Aplicații RISC-V Critice pentru Siguranță și în Domeniul Automotive

Siguranță Funcțională și Conformitate cu Standardele Automotive

• Conformitatea cu siguranța funcțională ISO 26262 pentru procesoarele RISC-V din domeniul automotive
• Clasificarea ASIL-Q și dezvoltarea manualului de siguranță pentru IP-ul de siliciu RISC-V
• Gestionarea deterministă a întreruperilor, perechi de nuclee în lockstep și protecția memoriei pentru sisteme RISC-V critice pentru siguranță

Aplicații Industriale în Timp Real și Edge Computing

• Conformitatea IEC 61508 SIL și planificarea deterministă pe platforme RISC-V multicore
• Dezvoltarea gateway-urilor IoT industriale cu RISC-V: conectivitate, analiză la edge și sisteme de actualizare firmware OTA

Proiect Capstone: Dezvoltarea unui Sistem RISC-V End-to-End

Proiect pe Întregul Ciclu de Viață

• Specificația arhitecturii: extensii ISA și designul configurației nucleului pentru un caz de utilizare definit
• Implementarea RTL în SystemVerilog cu testbench-uri UVM și acoperire de verificare formală
• Prototiparea FPGA, dezvoltarea firmware-ului de boot și integrarea stack-ului de drivere bare-metal
• Personalizarea BSP-ului Linux și a toolchain-ului pentru nucleul RISC-V personalizat
• Implementarea volumului de lucru AI: integrarea NPU, cuantizarea modelului și benchmarking de performanță
• Validarea securității: aplicarea PMP, secure boot și benchmarking pentru accelerarea criptografică
• Documentația arhitecturii tehnice, analiza strategiei IP și prezentarea în fața echipei cross-funcționale